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modelsim下调用xilinx的RAMB4_S1_S1不能仿真？

作者：chinawei97　栏目：EDA技术

modelsim下调用XILINX的RAMB4_S1_S1不能仿真？
`include "timescale.v"

MODULE can1_fifo;

parameter Tp = 1;

reg  clk;
reg a;
wire  overrun;

always #10 clk=~clk;
initial
   begin
      clk=0;
      a=0;
      # 35 a=1;
      #85  a=0;
      #125 a=1;
      #205 a=0;
    #1000 $stop;
    end

  RAMB4_S1_S1 overrun_fifo
  (
    .DOA(),
    .DOB(overrun),
    .ADDRA(12'h0),
    .CLKA(clk),
    .DIA(a),
    .ENA(1'b1),
    .RSTA(1'b0),
    .WEA(1),
    .ADDRB(12'h0),
    .CLKB(clk),
    .DIB(1'h0),
    .ENB(1'b1),
    .RSTB(1'b0),
    .WEB(1'b0)
     );

endMODULE
错误报告：
# Loading unisims_ver.RAMB4_S1_S1
# ** Warning: (vsim-3015) C:/flexlm/examples/test/can1_fifo.v(40): [PCDPC] - PORT size (1 or 1) does not match connection size (32) for PORT 'WEA'.
#         Region: /can1_fifo/overrun_fifo
# ** Error: (vsim-3043) D:/Xilinx/verilog/src/unisims/RAMB4_S1_S1.v(82): Unresolved reference to 'glbl' in glbl.GSR.
#         Region: /can1_fifo/overrun_fifo
# Error loading design

2楼：	>>参与讨论
作者： chinawei97 于 2005/5/18 16:50:00 发布：难得我建立的仿真库不对》？

3楼：	>>参与讨论
作者： skycanny 于 2005/5/19 9:45:00 发布： re 有可能是你仿真库的问题哈

参与讨论

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