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请问各位我这个并转串的程序有什么问题 |
| 作者：hxwyaoyuan 栏目：EDA技术 |
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SHIFTER16 IS PORT(CLK,LOAD:IN STD_LOGIC; DATAIN:IN STD_LOGIC_VECTOR(15 DOWNTO 0); DATAOUT:OUT STD_LOGIC); END ENTITY; ARCHITECTURE A OF SHIFTER16 IS SIGNAL REG:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN PROCESS(CLK,REG,LOAD) BEGIN IF(CLK'EVENT AND CLK='1')THEN IF LOAD='1' THEN REG<=DATAIN; ELSE DATAOUT<=REG(0); REG<='0'®(15 DOWNTO 1); END IF; END IF; END PROCESS; END A; 仿真结果好象不太对 谢谢 |
| 2楼： | >>参与讨论 |
| 作者： hxwyaoyuan 于 2005/5/27 10:35:00 发布：
怎么没人回阿 怎么没人回阿 谢谢了 |
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| 3楼： | >>参与讨论 |
| 作者： moneyw 于 2005/5/27 21:56:00 发布：
当然不对！ 你这段只是用时钟打了一次，你应当写个循环！次数是数据宽度减一！ |
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| 4楼： | >>参与讨论 |
| 作者： hxwyaoyuan 于 2005/5/28 17:53:00 发布：
没太明白 没太明白 在那部分加循环阿 谢谢 |
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| 5楼： | >>参与讨论 |
| 作者： 吴明诗 于 2005/5/29 8:26:00 发布：
仿真出什么毛病了，说清楚呀 |
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| 6楼： | >>参与讨论 |
| 作者： hxwyaoyuan 于 2005/5/29 9:49:00 发布：
数据输出位只有一位 数据输出位只有一位 也就是只有一个时钟有效 |
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| 7楼： | >>参与讨论 |
| 作者： 吴明诗 于 2005/5/29 13:00:00 发布：
我只会verlog,我觉得问题在这 REG<=REG(15 DOWNTO 1)&'0' |
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| 8楼： | >>参与讨论 |
| 作者： 吴明诗 于 2005/5/29 13:10:00 发布：
不好意思写反了, clk1x'event and clk1x = '1' then if xxx then tsr <= tbr ; elsif xxx then tsr <= tsr(6 downto 0) & '0' ; sdo <= tsr(7) ; 这个程序就可用，你再看看仿真设置方面吧，个人认为程序没问题 |
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| 9楼： | >>参与讨论 |
| 作者： hxwyaoyuan 于 2005/5/30 10:24:00 发布：
不好意思,程序没问题 刚开始用MAX+PLUS II仿真结果不对 后来改用QUARTUS就好使了 谢谢各位 |
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