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EDA技术 |
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| 请问怎样学习FPGA/CPLD? | zw820506 | 9 | 2024/3/8 19:38:12 | |
| [求助]请教高手一个FPGA调试的问题 | mo_jianhao | 3 | 2024/3/8 19:34:21 | |
| sos怎么编延时程序? | gllhgpp | 2 | 2024/3/8 19:20:44 | |
| 我搞到了某公司的QUARTUS使用指南 | zhang123 | 4 | 2024/3/8 19:11:46 | |
| 为什么always语句不是电平触发? | ckz100 | 8 | 2024/3/8 19:10:04 | |
| ByteBlasterMV 下载线的原理图,谁有? | czm2004 | 3 | 2024/3/8 18:46:57 | |
| 求助:EWB5.0之波特图仪怎么个用法!! | zpcom | 3 | 2024/3/8 18:38:12 | |
| ISE中,总线和8根单线如何连接? | xubanghui | 2 | 2024/3/8 18:30:09 | |
| FIFO | leo1983 | 3 | 2024/3/7 8:19:19 | |
| 请问关于fft的ip核使用问题 | zhang_44 | 4 | 2024/3/7 7:54:45 | |
| PROREL 99 有个小问题请帮个忙! | 烟波游徒 | 4 | 2024/3/7 7:37:37 | |
| 用VHDL描述CPU | zhuxqsx | 3 | 2024/3/7 5:20:14 | |
| vhdl 求教 | leo1983 | 8 | 2024/3/7 3:20:47 | |
| sed 或vi 替换 | 小翠 | 4 | 2024/3/7 3:18:22 | |
| 求QUARTUSII5.1 license | hailsh | 7 | 2024/3/7 2:44:44 | |
| vhdl和verilog的文件在一个设计里,怎么编译不能通过!! | jansea | 6 | 2024/3/7 2:19:44 | |
| WDT是数字电路还是模拟电路? | eqyq | 5 | 2024/3/7 1:50:04 | |
| 在西安有物美价廉的FPGA仿真板子吗? | 温柔的毒药 | 4 | 2024/3/7 1:39:18 | |
| 帮我看看maxplus的这个错误提示阿 | slp719 | 3 | 2024/3/7 1:21:39 | |
| 建立网络表时出现的错误 | wangkj | 2 | 2024/3/7 1:18:53 | |
| 用synplify综合xilinx的IP核,再用ISE implement就出错了 | boy364 | 2 | 2024/3/7 0:58:12 | |
| FPGA/IC设计交流的热土 | sunlove | 4 | 2024/3/7 0:17:31 | |
| 我想在Xilinx的CPLD外部管脚输入时钟脉冲。。。 | etiller | 9 | 2024/3/6 23:11:09 | |
| 为什么我使用的ABEL3.0 GAL编译器有问题啊?真奇怪 | yangqunyj | 2 | 2024/3/6 23:09:35 | |
| 问一个Verilog语法方面的问题?想不通了!!!!!!!!!! | wag | 6 | 2024/3/6 22:47:59 | |
| 请问关于Quartus II4.1编译时的问题 | dandan0510 | 23 | 2024/3/6 22:34:32 | |
| 求助:Protel99学习资料 | boiya | 4 | 2024/3/6 22:02:03 | |
| quartus编译出现警告,不知道是什么意思 | 珊瑚虫 | 8 | 2024/3/6 21:00:32 | |
| CPLD是否能代替译码器和锁存器? | qianlong30 | 7 | 2024/3/6 20:55:41 | |
| 用什么工具画状态转移图? | limee | 2 | 2024/3/6 20:12:50 |
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